پیاده سازی یک گیت AND ساده با استفاده از VHDL
در ادامه میخواهیم یک گیت ساده منطقی را با استفاده از زبان برنامه نویسی VHDL پیاده سازی کنیم. به این نکته توجه داشته باشید که این کد به صورت آسنکرون پیاده سازی شده است. بهتر است در انجام پروژه FPGA کدها به صورت سنکرون پیاده سازی شده باشند.
چیزی که اینجا میخواهیم برنامه نویسی کنیم به صورت شکل زیر خواهد بود:
entity and_gate is
–تعریف ورودی و خروجی ها
port (
تعریف ورودی اول
A : in std_logic;
تعریف ورودی دوم
B : in std_logic;
تعریف خروجی
C : out std_logic
);
پایان تعریف ورودی خروجی ها
end and_gate;
تعریف ساختار برنامه
architecture and_gate_arch of and_gate is
begin
بدنه برنامه،،برنامه نویسی گیت اند
C <= A and B;
پایان تعریف ساختار برنامه
end and_gate_arch;
مشاهده میکنید که ابتدا متغیر A و B به عنوان ورودی تعریف شده اند. خروجی C است و سپس در ساختار برنامه فقط با نوشتن کلمه and توانستیم برنامه را بنویسیم.
نکته دیگر اینکه زبان VHDL به حروف بزرگ و کوچک انگلیسی حساس نیست.
