در مورد کاربرد جمع کننده های تقریبی با قابلیت ذخیره (مقاله ترجمه شده)

چکیده

رایانش تقریبی با تخفیف الزام انجام محاسبات دقیق، عملکرد مدار دیجیتالی را بهبود می بخشد. ما در این مقاله به بررسی کاربرد جمع کننده های تقریبی در مرحلۀ نهایی انباشتگر مولتی پلایر(MAC) با قابلیت ذخیرۀ رقم نقلی که برای اپلیکیشن فیلترینگ عکس طراحی شده می پردازیم. ما یک جریان طراحی مبتنی بر ابزارهای سنتزی پیشنهاد می دهیم که از توصیف HDL آغاز می گردد.پس از اولین مرحله ای که در آن از جمع کنندۀ انتشار رقم نقلی استفاده می شود، نت لیست سنتزی جهت استخراج آمار و ارقام موارد جمع شده در جمع کنندۀ انتشار رقم نقلی شبیه سازی می گردد. سپس به طراحی جمع کنندۀ تقریبی جهت مواجه با مشخصه های خطایی مورد نیاز که در آمار و ارقام ورودی داده شده می پردازیم. این نت لیست در نهایت با جایگزینی جمع کنندۀ دقیق با جمع کنندۀ تقریبی اصلاح می گردد و سنتر و بهینه سازی نهایی انجام می گیرد. نمونۀ طرح ارائه شده در 28nm CMOS نشان می دهد که به بهرۀ توان 14درصدی با کاهش محدود کیفیت عکس می توان دست یافت.

مقدمه

محاسبۀ تقریبی یکی از روش های نویدبخش در بهبود عملکرد مدار دیجیتال از طریق تخفیف لزوم اجرای محاسبات دقیق می باشد.  این تکنیک برای اپلیکیشن هایی که می توانند برخی خطاهای موجود در نتایج محاسبه شده مثل پردازش چندرسانه ای، داده کاوی و تشخیص داده ها را تحمل کنند بسیار مثمر ثمر است.

در بین اپراتورهای دیتاپد تقریبی، جمع کننده ها به عنوان یک زیرسیستمی که کاربرد بیشتری در اپلیکیشن های تحمل پذیر خطا دارند بیشتری توجهات را به خود جلب کرده اند. در یک جمع کنندۀ n بیتی، بدترین وضعیتی که در آن رقم نقلی در سرتا سر (یا اکثر) n بیتها منتشر می شود به ندرت زمانی رخ می دهد که ورودی ها به صورت یکنواخت توزیع شده باشند. جمع کننده های تقریبی از این مشاهده استفاده می کنند و برونداد خود را فرض اینکه هر رقم نقلی از هیچ  p بیتی عبور نمی کند محاسبه می کنند. p<n یک پارامتر طراحی است.با کاهش p، جمع کنندۀ تقریبی سریعتر می شود اما سرعت خطا افزایش میابد. جمع کننده های تقریبی با استفاده از زیرجمع کننده های کوچک متعدد که به موازات هم عمل می کنند به بخش های مختلف تقسیم می شوند. جمع کنندۀ فرعی iام مجموع بیت های ri را تولید می کند که در نتیجۀ نهایی نقش دارد و از بیت های pi مورد استفاده جهت پیش بینی رقم نقلی (تو جه داشته باشید که جمع کنندۀ فرعی #0 یک استثنا است که با تمام توان خروجی خود به نتیجۀ نهایی کمک می کند) بهره می گیرد. اندازۀ هر جمع کنندۀ فرعی ri+pi می باشد.

جریان طرح

ساختار انباشتگر مولتی پلایر بررسی شده در شکل 2 نشان داده شده است. ما از تشریح HDL مدار آغاز می کنیم که بعدا توسط سنتسایزر با جزئیات ساخته می شود. سنتسایزر از استخراج دیتاپد برای تغییر عملگرهای حسابی (در این مورد افزودن و ضرب کردن) به بلوک های بهینه با استفاده از حسابی ذخیرۀ عدد نقلی جهت بهبود عملکرد بهره می گیرد. جمع کنندۀ انتشار رقم نقلی برای جمع کردن خروجی های آنی مرحلۀ ذخیرۀ عدد نقلی که نتیجه نهایی را می دهد استفاده می شود. متاسفانه طراح در هنگام سنتز یک سازۀ سطح بالا مثل y<=A+B*C در VHDL، هیچ دسترسی به سیگنال های آنی ذخیرۀ عدد نقلی ندارد.از اینرو برای توصیف  MAC به استفاده از اجزاء حسابی IP موجود در ابزار سنتز متوسل می شویم. به ویژه از اجزاء IP  ChipWare متعلق به Cadence Encounter RTL Compiler [13] (شبیه IPهای موجود در سایر ابزارهای سنتز مثل DesignWare Building Block IP در Synopsys Design Compiler [14])استفاده کردیم.

نتایج پیاده سازی VLSI

ما MACرا با جمع کنندۀ دقیق و تقریبی به کمک تکنولوژی STM 28nm، استاندارد VT سنتز کردیم. محدودیت هایی با هدف دستیابی به یک مساحت حداقلی، طراحی کم قدرت پیشنهاد دادیم.

در جدول ض، نتایج سنتز آورده شده است. همانطور که مشاهده می شود، سرعت 19% افزایش داشته که با افزایش 4-5 درصدی در مساحت و قدرت مواجه بوده. ما می توانیم سرعت را به خاطر قدرت معاوضه کنیم. به ردیف آخر جدول 1 مراجعه کنید. با کاهش ولتاژ منبع به 0.91V، طرحی که از جمع کنندۀ تقریبی استفاده کرده دارای مشابه با MAC با جمع کنندۀ دقیق با بهرۀ توان 14% می باشد. این بهبود عملکرد احتمالا کمتر از آنچه انتظار می رفت می باشد.

برای بررسی بهتر این رفتار، شکل 6 زمان ورود ورودی های هر جمع کنندۀ انتشار رقم نقلی را نشان می دهد. همینطور که مشاهده می شود، علائم متناظر با بیت های میانی عدد افزوده دیرتر از سایر موارد می رسند. این وضعیت تا حدودی بر مزایای سرعت مربوط به تجزیۀ جمع کنندۀ فرعی جمع کننده های تقریبی غلبه می کند.

نتیجه گیری

ما کاربرد افزایشگرهای تقریبی در مرحلۀ نهایی MAC ذخیرۀ عدد نقلی طراحی شده برای اپلیکیشن فیلترینگ عکس را بررسی کردیم. یک بهرۀ نیروی 14% در ولتاژ برای MAC کوچک مد نظر در این مقاله بدست آمد. برای دستیابی به حداکثر بهبود عملکرد افزایشگر تقریبی با لحاظ توزیع دفعات ورود ورودی ها به بررسی های بیشتری نیاز است.

این مقاله در سال 2017 در نشریه آی تریپل ای و در کنفرانس سمپوزیوم بین المللی مدارها و سیستم ها، توسط گروه مهندسی برق و فناوری اطلاعات منتشر شده و در سایت ای ترجمه جهت دانلود ارائه شده است. در صورت نیاز به دانلود رایگان اصل مقاله انگلیسی و ترجمه آن می توانید به پست دانلود ترجمه مقاله در مورد کاربرد جمع کننده های تقریبی با قابلیت ذخیره در سایت ای ترجمه مراجعه نمایید.