چکیده
یک ADC خط لوله کم توان، پر سرعت، توسط جایگزینی آمپلی فایرهای باقیمانده جلو دار با مدار بندی تیپ دلو پالسی و توسط جبران کردن خطاهای ورودی با استفاده از خطی سازی دیجیتال، پیاده می شود. ADC در CMOS 65 نانومتری پیاده سازی شده و 0.26 میلی متر مربع جا اشغال می کند. این در 200MS/s کار می کند، 11.5 Mw از یک منبع 1 ولتی مصرف کرده و به SNDR معادل 65 دسی بل در فرکانس های ورودی پایین و 57.6 دسی بل نزدیک نایکوئیست دست می یابد. Schreier FOM مبتنی بر SNDR متناظر به ترتیب 164.5 و 157 دسی بل است.
مقدمه
بیشتر توان در مراحل ADC خط لوله معمول توسط آمپلی فایرهای عملیاتی مصرف می شود که باقیمانده مرحله را تولید می کند. برای کاهش توان کل ADC، متدهای تقویت جدید کشف می شوند. در [1] یک مدار تیپ دلو برای فعال کردن تولید باقیمانده موثر استفاده می شود. اما، این طرح هنور به OpAmps کمکی برای ته نشانی دقیق و کامل متکی می باشد، این صرفه جویی های قابل دست یافت را محدود می کند. این کار بر مبنای [1]، توسط حذف OpAmps کمکی و به کار انداختن مدار در ولتاژ منبع پایین در یک فرایند خط-پالایش ، بهبود انجام می دهد. خطاهای باقیمانده نتیجه شده از حذف OpAmps از طریق خطی سازی دیجیتال نشانی دهی می شوند.
اصل اساسی مورد استفاده در مراحل خط لوله تیپ دلو، تقویت انتقال شارژ (بار) است، که این بار از یک خازن بزرگ به یک خازن کوچک منتقل می شود تا بهره ولتاژ به دست آید. عمل یک مدار تیپ دلو تقویت شده با OpAmp معمولی در شکل 1 الف دیده می شود. در حین ، ورودی روی نمونه برداری می شود، و در حین بار توسط اعمال کردن یک زمین مجازی در نود درون مجددا توزیع می شود. با بهره OpAmp بزرگ ، بهره ولتاژ نتیجه دقیقاً به نسبت تنظیم می شود. الزامی ترین جنبه این مدار این است که بار ورودی نمونه گیری شده، برای شارژ کردن خروجی دوباره استفاده می شود. این متفاوت از یک خط لوله خازن سوئیچ شده ی سنتی است، که هر مرحله یک بسته بار جدید از منبع گرفته و بار ورودی اش اساساً تلف می شود.
معماری ADC و طراحی مدار
شکل 2 بلوک دیاگرام طرح اثبات مفهوم 13 مرحله ای ما را نشان می دهد. دو تای اول و بحرانی ترین مرحله از مدار شکل ب استفاده می کند و برای بهره ولتاژ 3.1 طراحی شده است. برای کاهش سربار کالیبراسیون، سه مرحله بعدی با استفاده از توپولوژی مبتنی بر OpAmp شکل 1 الف با بهره 2 پیاده سازی می شوند. عقبه 8 مرحله ای با استفاده از مراحل خازن سوئیچ شده مبتنی بر OpAmp 1.5 بیتی سنتی پیاده سازی می شود.
نتایج سنجش
یک IC نمونه در CMOS 65 نانومتری پیاده شد. مساحت قالب کل 3.33 میلی متر مربع است و هسته ADC 0.26 میلی متربع اشغال می کند (شکل 4). طبق شکل 2 ، کالیبراسیون خارج-از-تراشه روی داده خروجی سرعت-پر انجام می شود. برای نتایج واقعی، موتور کالیبراسیون یک بار با استفاده از ورودی های فرکانس پایین اجرا می شود و هر چه فرکانس ورودی عوض شود ضرایب ثابت می مانند. شکل 5 نتایج سنجش شده را نشان می دهد، که یک SNDR 65 دسی بل را در فرکانس های ورودی پایین (? MHZ ) و 57.6 نزدیک نایکوییست ? نشان می دهد. تنزل فرکانس بالا بخشی به دلیل پرش کلاک است، که حدود ? 1.2 در تنظیم ما تخمین زده شد. شکل 6 DNL و INL سنجیده شده را نشان می دهد، که درون 1 و 1.25 LSB، در سطح 12 بیتی هستند.
تاییدیه ها
این کار به حمایت Renesas و مرکز کانون C2S2 انجام شد، یکی از شش مرکز تحقیقاتی تحت برنامه تحقیق مرکز کانونی FCRP ، یک موجودیت موسسه تحقیقاتی نیمه رسانا می باشد. ساخت تراشه توسط برنامه شاتل دانشگاه TSMC محقق شد. ما از اتوماسیون طراحی برکلی برای استفاده پلتفرم اسپایس سریع آنالوگ AFS تشکر می کنیم.
این مقاله در سال 2013 در نشریه آی تریپل ای و در مجله سمپوزیوم در مدارهای (VLSI)، توسط دانشگاه استنفورد منتشر شده و در سایت ای ترجمه جهت دانلود ارائه شده است. در صورت نیاز به دانلود رایگان اصل مقاله انگلیسی و ترجمه آن می توانید به پست دانلود ترجمه مقاله یک ADC خط لوله 12 بیتی، 200 MS/s، 11.5 مگاواتی در سایت ای ترجمه مراجعه نمایید.
