چکیده
یک مبدل آنالوگ به دیجیتال 12 بیتی دوکاناله 210MS/s (ADC) که روی معماری تقریب متوالی لوله ای بکار برده شده ارائه می شود. ADC به 3 مرحله، با انتقال باقیمانده غیر فعال بین مراحل اول و دوم و تقویت باقیمانده فعال بین مراحل دوم و سوم افراز می شود. ADC 5.3 m W از یک منبع 1 ولتی مصرف کرده و به SNDR 63.48 دسی بل در یک ورودی 5MHZ و 60.1 دسی بل نزدیک نرخ نایکوییست دست می یابد.
مقدمه
تقاضا روی ADC های رزولوشن-بالا پر سرعت، کم توان با تعدد کاربردها افزایش یافته که این نیاز به پهنای باند سیگنال عریض تر می باشد. برای رعایت مشخصات، ADC های لوله ای معمولا برای سرعت عالی تر مورد استفاده قرار می گیرند. بعبارت دیگر، با کم کردن مقیاس فناوری های CMOS، SAR ADC ها جای ADC های لوله ای را گرفته اند، بخاطر کارایی توان فوق العاده ای که دارند. وای عملکرد SAR ADC ها محدود است به دلیل نویز مقایسه کننده و تبدیل چرخش بیتی سریالی.
این کار از یک معماری SAR خط لوله ای برای بهبود گذردهی و همچنین تخفیف و کاهش پیش نیاز طراحی مقایسه کننده استفاده می کند. برای حداقل کردن تعداد OP AMP خورنده توان در امتداد مسیر سیگنال، SAR ADC های لوله ای معمولی عموماً از یک طرح 2 مرحله ای استفاده می کنند که نیازمند فقط یک OP AMP برای تقویت باقیمانده می باشد. یک متد انتقال باقیمانده غیر فعال در این کار پیشنهاد می شود تا عمل لوله کاری شده از 2 به 3 مرحله بسط یابد در حالیکه کارایی توان حفظ می شود. در ضمن، سه مقایسه گر میان مراحل چرخش داده می شوند تا شرط طراحی افست (انحراف) راحت شود.
معماری و پیاده سازی مدار
شکل 1 معماری ADC پیشنهادی را نشان می دهد. ADC بصورت 3 مرحله پیکر بندی شده و هر مرحله 4 بیت، 5 بیت و 6 بیت را به ترتیب تفکیک می کند تا خروجی 12 بیتی تولید شود. یک بیت اضافی توسط مرحله آخر تفکیک می شود که برای کالیبراسیون بهره مورد استفاده قرار می گیرد.
نتایج تجربی
ADC پیشنهادی در یک فناوری CMOS 65 نانومتری ساخته می شود که 0.48 میلی متر مربع جا اشغال می کند. ADC یک سیگنال تفاضلی مقیاس کامل 1.6 VPP را با یک برق پذیری ورودی 2 PF می پذیرد. کالیبراسیون دیجیتال، خارج از تراشه برای هر دو خطای بهره و افست، انجام می شود. میکروگراف تراشه در شکل 5 نشان داده می شود. طبق شکل 6، DNL و INL سنجش شده در محدوده هستند.
شکل 7 عملکرد دینامیک سنجش شده را در 210MS/S نشان می دهد. نتایج یک SNDR 63.48 دسی بل و یک SFDR 77.5 دسی بل را با یک ورودی 5 MHZ نشان می دهد. با یک ورودی نرخ نایکوییست، SNDR 60.1 DB و SFDR 74.8DB است. شکل 8 خلاصه ای از عملکرد دینامیکی در برابر فرکانس ورودی را نشان می دهد. جدول 1 خلاصه ای از عملکرد ADC پیشنهادی و مقایسه با ADC های پر سرعت 12 بیتی دیگر را نشان می دهد. این کار به FOM پایین مرحله-تبدیل 30.3Fj دست می یابد در حالیکه در 210ms/s کار می کند.
این مقاله در سال 2014 در نشریه آی تریپل ای و در سمپوزیوم در مدارهای (VLSI)، توسط دانشگاه ملی تایوان منتشر شده و در سایت ای ترجمه جهت دانلود ارائه شده است. در صورت نیاز به دانلود رایگان اصل مقاله انگلیسی و ترجمه آن می توانید به پست دانلود ترجمه مقاله یک SAR ADC لوله ای 12 بیتی با تکنیک انتقال پسیو در سایت ای ترجمه مراجعه نمایید.
